摘要：一種多處理器結(jié)構(gòu)的模擬方法及模擬器，利用多處理器宿主機對多處理器結(jié)構(gòu)目標機的多個處理器的行為進行模擬，包括：創(chuàng)建多個宿主進程，其中，每個宿主進程采用輪轉(zhuǎn)的方式對所分配的目標機處理器執(zhí)行目標機處理器節(jié)拍的行為模擬，并行執(zhí)行多個宿主進程，每個宿主進程對所分配的目標機處理器的一個目標機處理器節(jié)拍的行為模擬后，該宿主進程的節(jié)拍數(shù)加1；根據(jù)每個宿主進程的節(jié)拍數(shù)及當前的全局時鐘值，實現(xiàn)多個進程之間的松散同步，所述當前的全局時鐘值為目標機處理器節(jié)拍數(shù)。本發(fā)明的多處理器結(jié)構(gòu)的模擬方法及模擬器提高了并行模擬的速度，有效控制了目標機各個處理器模擬進度的差異，能夠保持目標機多處理器結(jié)構(gòu)行為模擬的真實性。
- 專利類型發(fā)明專利
- 申請人無錫江南計算技術(shù)研究所;
- 發(fā)明人王丹云;楊金才;谷洪峰;潘治;李岱峰;彭維;
- 地址214083 江蘇省無錫市濱湖區(qū)軍東新村030號
- 申請?zhí)?/b>CN201010537156.5
- 申請時間2010年11月09日
- 申請公布號CN102467406B
- 申請公布時間2014年04月16日
- 分類號G06F9/455(2006.01)I;
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