摘要：一種多核處理器及多核處理器組，包括至少一個主核、至少一個從核陣列、第一互連結(jié)構(gòu)和從核互連結(jié)構(gòu)，所述從核陣列包括多個從核，所述從核與主核異構(gòu)，其中，所述第一互連結(jié)構(gòu)和從核互連結(jié)構(gòu)用于所述主核與所述從核陣列間的通信，所述從核互連結(jié)構(gòu)還用于所述從核陣列中任意兩從核間的通信，作為一個優(yōu)選的技術(shù)方案，所述主核為通用處理器核，所述從核為微結(jié)構(gòu)和指令集經(jīng)過精簡優(yōu)化的處理器核，且所述多核處理器集成在同一芯片上。本發(fā)明改善了處理器核之間的通信效率，提高了整個多核處理器的計算密度，實現(xiàn)了通用控制功能和高計算密度的均衡。
- 專利類型發(fā)明專利
- 申請人無錫江南計算技術(shù)研究所;
- 發(fā)明人謝向輝;李宏亮;鄭方;過鋒;呂暉;胡蘇太;
- 地址214083 江蘇省無錫市濱湖區(qū)軍東新村030號
- 申請?zhí)?/b>CN201010508842.X
- 申請時間2010年10月12日
- 申請公布號CN102446158A
- 申請公布時間2012年05月09日
- 分類號G06F15/167(2006.01)I;G06F9/50(2006.01)I;
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