摘要：面向高性能SRAM的分級結構，字線采用分級技術，在全局字線GWLL和局部字線之間插入觸發(fā)器，將存儲陣列分成存儲單元Bitcell數(shù)目相等的N級，GWLL經(jīng)字線譯碼器模塊分級為M行，一行Bitcell的個數(shù)為T，即每級的Bitcell個數(shù)為T/N，分級后的模塊結構上完全一致，二進制SRAM地址數(shù)據(jù)經(jīng)過字線譯碼器模塊譯碼后，被選擇的一行GWLL升高，下一個時鐘上升沿到來時，被選擇行的內部觸發(fā)器同時觸發(fā)，該行N個模塊的Bitcell全部打開；寫操作時，具體寫入的Bitcell的位置由列選擇器模塊譯碼后決定，讀操作時最終作為輸出的具體Bitcell位置同樣取決于列選擇器模塊的譯碼結果，選中的Bitcell數(shù)據(jù)通過位線和列選擇器后輸出。
- 專利類型發(fā)明專利
- 申請人江蘇東大集成電路系統(tǒng)工程技術有限公司;
- 發(fā)明人柏娜;張鈿鈿;朱賈峰;馮越;陳銘;
- 地址210012 江蘇省南京市雨花區(qū)花神大道文竹路23號
- 申請?zhí)?/b>CN201210322289.X
- 申請時間2012年09月02日
- 申請公布號CN102915760A
- 申請公布時間2013年02月06日
- 分類號G11C11/413(2006.01)I;
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