摘要：本發(fā)明涉及一種SET/MOS混合電路構(gòu)成的選通邏輯電路，包括一PMOS管、一NMOS管和一單電子晶體管，所述PMOS管的源極連接電源Vdd，柵極連接一基準(zhǔn)電壓Vpg，漏極作為所述選通邏輯電路的輸出端并連接所述NMOS管的漏極，所述NMOS管的柵極連接一基準(zhǔn)電壓Vng，源極連接所述單電子晶體管的漏極，所述單電子晶體管的源極接地，背柵連接一背柵電壓Vctrl，所述單電子晶體管包括三個輸入端，且C1=2*C2=2*C3，其中，C1、C2和C3分別為所述第一輸入端、第二輸入端和第三輸入端的電容。本發(fā)明具有極低的功耗、超小的器件尺寸、較強(qiáng)的驅(qū)動能力和較大的輸出擺幅。
- 專利類型發(fā)明專利
- 申請人福州大學(xué);
- 發(fā)明人魏榕山;陳錦鋒;于志敏;何明華;
- 地址350108 福建省福州市閩侯縣上街鎮(zhèn)大學(xué)城學(xué)園路2號福州大學(xué)新區(qū)
- 申請?zhí)?/b>CN201310233016.2
- 申請時間2013年06月13日
- 申請公布號CN103281063B
- 申請公布時間2016年06月01日
- 分類號H03K17/687(2006.01)I;
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